揭开3纳米/2纳米工艺的新一代晶体管结构 金陵药业股票

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一些晶圆代工厂仍在开发基于下一代通用栅极晶体管的新技术,包括更先进的高迁移率版本,但将这些技术投入生产将是困难和昂贵的。

英特尔、三星、TSMC和其他公司正在为从今天的鳍式场效应管晶体管过渡到新的3纳米和2纳米节点的全栅场效应晶体管奠定基础,这将从明年或2023年开始。

砷化镓场效应晶体管将在3纳米以下使用,性能更好,功耗更低,泄漏电压更低。虽然GAA FET晶体管被认为是FinFET的进化,已经研究开发了很多年,但是任何一种新的晶体管或材料对于芯片行业来说都是一个巨大的工程。芯片制造商一直在尽可能长时间地推迟这一行动,但为了继续使晶体管小型化,需要GAA FET。

需要指出的是,虽然两者都是纳米片场效应管,但是GAA架构有几种类型。基本上,纳米芯片场效应管的侧面是鳍场效应管,栅极围绕着它,可以用更低的功率实现更高的性能。

图1:平面晶体管、鳍式场效应晶体管和砷化镓场效应晶体管,来源:Lam Research

“GAA技术对于晶体管的持续小型化非常重要。IBS首席执行官韩德尔·琼斯(Handel Jones)表示:“3纳米砷化镓(3nm GAA)的关键特性是阈值电压可以达到0.3V。与3纳米鳍场效应晶体管(3nm FinFET)相比,这可以以更低的待机功耗实现更好的开关效果。”“3nm GAA和3nm FinFET的产品设计成本没有显著差异。但GAA的IP认证将是3nm FinFET成本的1.5倍。”

切换到任何新的晶体管技术都具有挑战性,纳米芯片场效应晶体管的推出时间表因工厂而异。例如,三星正在大规模生产基于FinFET的7纳米和5纳米工艺,并计划在2022年至2023年间推出3纳米片。同时,TSMC将把鳍状场效应晶体管扩展到3纳米,并在2024/2025年迁移到2纳米的纳米芯片场效应晶体管。英特尔和其他公司也在研究纳米片。

纳米片场效应晶体管包含许多组件,包括一个通道,允许电子流过晶体管。第一个纳米片场效应晶体管使用传统的硅基沟道材料,但下一代版本可能会包含高迁移率沟道材料,使电子在沟道中移动更快,提高器件性能。

高迁移率沟道不是新的,已经在晶体管中使用了许多年。然而,这些材料给纳米片带来了集成挑战,供应商正在采用不同的方法来解决这些问题:

在IEDM(国际电子元件会议)上,英特尔发表了一篇关于由应变硅锗(SiGe)沟道材料制成的纳米芯片pMOS器件的论文。英特尔使用所谓的“渠道优先”流程开发了这款设备。IBM正在使用不同的背沟道工艺开发类似的SiGe纳米片。其他渠道材料正在开发中。芯片小型化的挑战

随着技术的发展,能够制造先进节点芯片的公司数量正在减少。其中一个关键原因是新节点的成本越来越高,而TSMC最先进的300毫米晶圆厂成本高达200亿美元。

几十年来,集成电路行业一直遵循摩尔定律,即每18到24个月将晶体管密度增加一倍,以便在芯片上增加更多功能。但是随着新节点成本的增加,速度有所放缓。最开始是在20nm的节点。当时平面晶体管的性能已经达到了最大,需要用FinFET来代替。随着GAA FET的引入,摩尔定律可能会进一步变慢。

FinFET极大地帮助22nm和16/14nm节点改善漏电流。“与平面晶体管相比,鳍通过栅极在三面接触,这可以更好地控制鳍中形成的沟道,”林研究大学的项目负责人尼莉莎·德雷格说。

7nm以下,静态功耗再次成为严重问题,功耗和性能优势开始下降。在过去,芯片制造商可以期望在相同的功率下,晶体管规格降低到70%,性能提高40%,面积减少50%。现在性能提升在15- 20%的范围内,需要更复杂的工艺,新材料,不同的制造设备。

为了降低成本,芯片制造商开始部署比过去更加异构的新架构,他们对在最新工艺节点上制造的芯片越来越挑剔。不是所有的芯片都需要FinFET。模拟、射频等设备只需要更成熟的技术,需求还是很旺盛的。

然而,数字逻辑芯片继续发展,3纳米以下的晶体管结构仍在开发中。最大的问题是有多少公司会继续为不断萎缩的晶体管研发提供资金,如何将这些工艺更加成熟的先进节点芯片集成到同一个封装或系统中,最终的结果是什么。

UMC商业发展副总裁沃尔特·吴说:“这实际上是一个晶圆经济。在尖端节点,晶圆成本是天文数字,所以很少有客户和应用能够承受如此高的成本。即使对于能够负担得起成本的客户来说,他们的一些晶圆尺寸已经超过了掩模版的最大尺寸,这显然带来了生产挑战。”

成熟节点和高级节点需求量大。D2S首席执行官藤村明(Aki Fujimura)表示:“芯片行业存在差异。超级计算需求(包括深度学习和其他应用)需要3nm、2nm等高级流程。同时,物联网等大规模低成本应用将继续使用成熟技术。”

为什么要用纳米片?

尖端技术有几个障碍需要克服。当鳍片宽度达到5nm(即3nm节点)时,FinFET接近其物理极限。FinFET接触节距(CPP)达到45nm左右的极限,金属节距为22nm。CPP是从一个晶体管的栅极触点到相邻晶体管的栅极触点的距离。

一旦鳍片场效应晶体管达到极限,芯片制造商将转向3纳米/2纳米甚至更高的纳米片场效应晶体管。当然,FinFET仍然适用于16nm/14nm到3nm的芯片,平面晶体管仍然是22nm及以上的主流技术。

全向栅极不同于FinFET。Lam的Draeger解释说:“全栅或GAA晶体管是一种改进的晶体管结构,其中栅极从四面接触沟道,实现进一步小型化。早期的砷化镓器件将使用垂直堆叠的纳米片。它们由一个单独的水平板组成,由门材料包围。改善了对FinFET的沟道控制。”

在纳米芯片场效应晶体管中,每个芯片构成一个沟道。第一代纳米芯片场效应晶体管的功率因数校正和nFET器件将是硅基沟道材料。第二代纳米片很可能将使用高迁移率材料来制造场效应晶体管,而nFET将继续使用硅。

纳米片场效应晶体管由两片或多片组成。最近莱蒂演示了一个7片的纳米FET。Leti的高级集成工程师Sylvain Barraud在论文中表示,7芯片GAA晶体管的性能提升是通常的2级堆叠纳米板GAA晶体管的3倍。

从表面上看,3nm FinFET相对于纳米片的小型化优势似乎很小。最初,纳米片场效应晶体管可以具有44纳米的峰值功率和12纳米的栅极长度。

然而,纳米片比FinFET有许多优点。利用FinFET,器件的宽度是确定的。然而,有了纳米片,集成电路供应商就有能力改变晶体管中芯片的宽度。例如,具有更宽板的纳米板提供更高的驱动电流和性能。窄纳米片驱动电流更小,占用面积更小。

IMEC CMOS技术高级副总裁斯里·萨马韦达姆(Sri Samavedam)表示:“砷化镓架构进一步改善了缩短栅极长度的短沟道控制,而堆叠纳米片改善了单位面积的驱动强度

除了技术优势,代工厂也在开发纳米芯片FET,客户很难选择。

根据目前的情况,三星计划在2022/2023年推出全球首款3纳米片。“风险试产2022年第四季度有50%的概率。从Q2到2023年第三季度,大规模生产的可能性为60%。”IBS的琼斯说。

使用新晶体管有一些成本和上市时间的风险。考虑到这一点,客户有其他选择。例如,TSMC计划将鳍状场效应晶体管扩展到3纳米,然后使用纳米片。

琼斯说:“三星显然是3纳米砷化镓的领导者,但TSMC也在开发2纳米砷化镓,将于2024年至2025年投入生产。TSMC拥有出色的营销技巧,并吸引了许多大客户使用其3纳米FinFET技术。”

无论如何,开发5nm/3n mm以及更高级的工艺芯片的成本是天文数字。所以客户在寻找替代品,比如高级包装。

“随着芯片尺寸的缩小,在新节点上使用更小的晶体管变得越来越困难,重点已经转移。例如,先进的封装可以实现更低的功耗和更高的速度。”Subodh Kulkarni,赛博光学公司总裁兼首席执行官。

纳米片的制备

未来,领先的IC供应商将向纳米芯片等GAA架构迁移,这将面临许多挑战。

“就像从平面到鳍状场效应晶体管的过渡一样,从鳍状场效应晶体管到砷化镓的过渡也将是困难的。”林氏研究公司计算机产品副总裁大卫·弗里德说。“当转向鳍式场效应晶体管时,最大的挑战是优化垂直侧壁上的器件,因此出现了许多表面处理和沉积挑战。现在,使用GAA必须优化结构底部的设备。表面处理和下沉将变得更具挑战性。”

蚀刻是一种从晶体管结构中去除材料的工艺,如今也更具挑战性。弗里德说:“在使用平面结构时,通常很清楚什么时候需要各向同性(共形)过程,而不是各向异性(定向)过程。使用FinFET时变得棘手。使用GAA的时候,这个问题就变得很难了。有些工艺在某些地方要求各向同性,例如在纳米线/薄片下蚀刻和各向异性,这极具挑战性。”

图2:堆叠纳米片场效应晶体管的工艺流程。资料来源:Leti

在工艺流程中,纳米片场效应晶体管从衬底上超晶格结构的形成开始。外延工具在衬底上沉积交替的硅锗层和硅层。堆叠至少三层SiGe和三层硅。

下一步是在超晶格结构中制作微小的垂直鳍。每个纳米片彼此分开,它们之间留有空间。在制造工艺中,使用极紫外(EUV)光刻来图案化鳍,然后执行蚀刻工艺。

Onto Innovation战略产品营销高级总监斯科特·胡佛(Scott Hoover)表示:“GAA晶体管的性能只比其最弱的通道好,因此需要单独的纳米芯片尺寸控制测量。通过超晶格形成鳍需要对硅片的厚度、成分和临界尺寸进行单独的层控制。”

然后还有一个更困难的步骤——形成内部隔离层。首先,横向蚀刻工艺用于在超晶格结构中凹陷硅锗层的外部。这就产生了一个小空间,并且充满了电介质材料。

TEL的技术人员罗伯特·罗伯特·克拉克(Robert Robert Clark)说:“蚀刻内间隔槽的工艺变化很难控制,因为蚀刻无法停止。理想情况下,只有金属外延层在穿过侧壁间隔层时应该凹陷,然后外延层应该由电介质内间隔层代替。这是一个非常关键的5nm凹陷刻蚀,因为它是非线性的,无法停止,难度相当于无线行走的过程。”

还有其他挑战。“内部间距模块对于定义最终的晶体管功能非常重要,而对该模块的控制对于最大限度地降低晶体管可变性非常重要。内部隔离模块可以控制有效栅极长度,并将栅极与源极/漏极外延隔离。KLA过程控制解决方案主管安德鲁·克罗斯说:“在这个模块中,硅锗将被凹陷,然后内部隔离层将被沉积并凹陷。在内部间隔物形成的每个步骤中,精确控制凹口和最终间隔物凹槽的形状和CD以确保晶体管性能是非常重要的。此外,有必要控制堆栈中的每个单独通道。”

接下来,形成源极/漏极,然后形成沟道。这需要使用蚀刻工艺来去除超晶格结构中的硅锗层,留下构成沟道的硅基层或片。

“这一步是将砷化镓结构相互分离,这可能会导致具有挑战性的缺陷,例如纳米片之间的残留物、纳米片的损坏或纳米片本身附近的源/漏电极的选择性损坏。”克罗斯说。

挑战更多。托普的胡佛说:“通道的形成需要独立控制板的高度、拐角腐蚀和通道弯曲。”

在结构中沉积高k/金属栅极材料,最终形成铜互连,从而形成纳米芯片场效应晶体管。“其他可能改变的模块是设备的底部隔离和用于容纳纳米片的功能性金属/层,但这些模块主要取决于行业中已知/开发的工艺。

当然,即使不是全新的模块,也越来越难以实现。

高迁移率设备

第一代纳米片场效应晶体管将是硅基沟道。这些纳米片理论上优于FinFET,但并不总是如此。

“从鳍状场效应晶体管到纳米片,我们观察到电子迁移率显著增加(对于nFET)。问题将是pFET的空穴迁移率降低。这是我们需要解决的问题,”IBM设备和单元流程R&D经理尼古拉斯·卢贝特在他的演讲中说。

换句话说,芯片制造商需要在纳米片上提高pFET的性能。因此,供应商正在开发具有改进的功率因数校正的第二代纳米芯片场效应晶体管。第二代纳米片将继续为nFET提供硅基通道,因为它们可以提供足够的性能。

为了提高pFET,芯片制造商正在研究高迁移率沟道材料。更有利的材料是硅锗,同时也在开发ⅲ-ⅴ族材料、锗等材料。

英特尔设备工程师Ashish Agrawal在论文中表示:“应变硅锗(Strategic SiGe)由于其出色的空穴迁移率,并考虑到大规模生产的成熟工艺,最近已成为一种很有希望取代硅的pFET沟道。”

为了添加这些材料,芯片制造商在晶圆厂实施了所谓的应变工程工艺。应变是一种施加在硅上以提高电子迁移率的应力。

应变工程技术并不新鲜。多年来,芯片制造商一直在沟道中使用SiGe合金应力来提高载流子迁移率。IBM高级研究员Shogo Mochizuki说:“应变工程已经成为CMOS技术的关键技术之一。从90纳米节点开始,源漏外延生长将在沟道中产生应变,这有助于电子迁移。而且,它还在FinFET中使用。”

因此,芯片制造商自然会将应变硅锗沟道材料引入下一代砷化镓晶体管,但也存在一些新的挑战。

“我们建议用沟道SiGe代替沟道硅,这有助于提高迁移率。此外,这项创新技术还帮助超低阈值器件实现了出色的可靠性,这是源漏外延基本应变技术无法提供的。”望月说。“使用新通道材料的纳米片面临的最大挑战是确保材料均匀性和结构完整性,并确保新通道材料与工艺兼容。”

最重要的是,开发SiGe pFET沟道有几种方法,包括先形成沟道,再形成沟道。

在IEDM,英特尔发表了一篇关于应变弛豫缓冲的硅锗纳米片pMOS器件的论文。纳米片沟道基于压缩应变硅锗和硅锗的混合物..PMOS器件由5纳米芯片厚度和25纳米栅极组成。

沟道的形成发生在传统纳米芯片工艺的早期阶段。从很多方面来说,这就是SiGe沟道的优惠待遇。

英特尔的工艺始于一个300毫米的衬底,其上生长有基于硅锗的SRB层。然后,在SRB层上生长压缩Si0.4Ge0.6和拉伸硅的交替层。

这将创造一个超晶格结构,形成了场效应晶体管的硅锗沟道的基础。英特尔公司的阿格沃尔说:“在这项工作中,我们展示了一种嵌入式Si0.7Ge0.3 SRB全局应力源,它可以在Si0.4Ge0.6 pFET纳米片上诱导压缩应变,从而增强空穴传输。”

SRB的另一个术语是虚拟基底。传统上,硅衬底决定了沉积或生长在其上的所有外延层的晶格常数。

沟道和源极/漏极中应变的性质取决于层和硅衬底之间晶格常数的相对差异。阿格沃尔说,“对于SRB或虚拟衬底,我们通过在硅衬底顶部生长一个弛豫的硅0.7锗0.3缓冲层来改变衬底本身的晶格常数。沉积在该缓冲层顶部的所有后续层将相对于Si0.7Ge0.3应变..通过以弛豫Si 0.7的形式改变衬底晶格常数Ge 0.3缓冲,可以实现应变纳米片CMOS。”

其他公司采取不同的方法。例如,在IEDM,国际商用机器公司发表了一篇关于通过后沟道形成工艺制造具有应变硅锗沟道的纳米芯片功率场效应晶体管的论文。

通过这种方法,IBM的pFET纳米片的峰值空穴迁移率提高了100%,相应的沟道电阻降低了40%,而二次电压值的斜率保持在70mV/dec以下

图3:沿栅柱M1外延生长的厚度为4 nm的堆叠SiGe NSs沟道的截面STEM图像和EDX元素图。wheelet = 40nm .来源:IBM

IBM在流程的后半段而不是开始时形成SiGe通道。“我们认识到,在这个过程的早期阶段开始硅锗的生长和外延对应变是无效的。这也给制造过程带来了复杂性和成本。”IBM的望月说。“利用我们的新技术,SiGe层中的应变得以保留。之所以这样,是因为这个工艺是基于SiGe外延后向方案,对于提高性能非常重要。

更具体地说,IBM在渠道发布流程之后开发了SiGe渠道。通道释放后,硅纳米片被水平和垂直修剪。然后,一层硅锗层,称为硅锗涂层,被选择性地包裹在修整过的硅纳米片周围。望月说:“最终结构是薄硅纳米片芯的SiGe包层。通过将载流子限制在硅锗包层中,可以提高应变硅锗沟道层中的载流子迁移率。”

结论

GAA FET面临几个制造挑战,成本高到不清楚有多少芯片厂商买得起。幸运的是,这不是唯一的选择。先进的包装和新的架构肯定会在当前和未来的设备中发挥更大的作用。

没有一种技术可以满足所有的需求。所以,至少目前来说,这些都是选择。

雷锋编。原文链接:https://semiengineering。com/new-translator-structures-at-3nm-2nm/雷锋。


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